VHDL_bai_3

VHDL_bai_3

University

15 Qs

quiz-placeholder

Similar activities

Digital Electronics

Digital Electronics

University

10 Qs

Digital Electronics

Digital Electronics

University

20 Qs

DMA Controller _Microprocessor

DMA Controller _Microprocessor

University

13 Qs

Engine Management L1 - Day 1

Engine Management L1 - Day 1

University

10 Qs

chiến lược từ vựng

chiến lược từ vựng

University

13 Qs

Electronic circuits

Electronic circuits

University

20 Qs

SISTEMATIZACION DE INFORMACION EN SALUD

SISTEMATIZACION DE INFORMACION EN SALUD

10th Grade - University

10 Qs

IECEP EST Day 4

IECEP EST Day 4

University

15 Qs

VHDL_bai_3

VHDL_bai_3

Assessment

Quiz

Professional Development

University

Hard

Created by

Phuong Dinh

Used 4+ times

FREE Resource

15 questions

Show all answers

1.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Ngôn ngữ VHDL có các loại đối tượng sau

Constants

Variable

Signal

Bit

Bit_vector

std_logic

Integer

Real

And

OR

Xor

Not

Component

Process

Function

2.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Signal là đối tượng

biểu diễn cho dây kết nối giữa các cổng của các thành phần trong hệ thống, đồng bộ các process

để khởi tạo cho kết nối giữa các đối tượng của các thành phần trong hệ thống, đồng bộ các process

để khởi tạo để chứa các giá trị xác định trong quá trình thực hiện; được khai báo trong các gói

được sử dụng lưu trữ dữ liệu nội bộ tạm thời, kết quả trung gian, chỉ nhìn được bên trong process

3.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Media Image

Cho hệ thống như trên chọn các khởi tạo đùng

ARCHITECTURE structure OF myboard IS

   SIGNAL x,y: bit;

   intbus: bit_vector(0 to 7);

BEGIN….

ENTITY myboard IS

  PORT ( [SIGNAL] a,b,c: in bit;

  data,extbus,result: inout bit_vector(0 to 7));

END myboard;

ENTITY myboard IS

  PORT ( [SIGNAL] a,b,c: in bit;

  result: inout bit_vector(0 to 7);

);

END myboard;

ARCHITECTURE structure OF myboard IS

   a,b: bit;

   SIGNAL intbus: bit_vector(0 to 7);

BEGIN….

4.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Chọn cú pháp khai báo signal tại thực thể

SIGNAL name: mode type [:=initial_value]

Tên cổng:  mode     loại cổng;

Signal   tên tín hiệu: loại tín hiệu;

Signal tên cổng:  mode     loại cổng;

5.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Chọn cú pháp khai báo biến trong VHDL

VARIABLE name: type [range] [:= init_value];

name: type [range] [:= init_value];

CONSTANT name : type := value;

name : type := value;

6.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Chọn biểu thức gán cho tín hiệu

:=

<=

=

==

7.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Signal được dùng ở đâu trong VHDL

Package, Entity, Architecture

Process, Function, Procedure

Entity,Architecture, Function

Entity,Architecture, package, process

Create a free account and access millions of resources

Create resources
Host any resource
Get auto-graded reports
or continue with
Microsoft
Apple
Others
By signing up, you agree to our Terms of Service & Privacy Policy
Already have an account?